verilog
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Verilog HDL Test Bench入门指南
Verilog 的测试平台写法不熟？你可以先看看这个《A Verilog HDL Test Bench Primer》。内容比较系统，讲得也挺接地气，尤其适合刚开始用 Verilog 写验证逻辑的朋友。
Verilog 的测试平台其实就是用来验证你写的模块靠不靠谱。这份文档从头到尾把流程梳理清楚了，比如怎么写initial块、always块，怎么实例化你的模块，怎么打激励信号，还教你用$display和$monitor观察输出——都是干货，挺实用的。
像你经常调试 CPLD 或 FPGA 的小项目，这文档里的Count16计数器模拟就挺有参考价值的。它把从信号生成到结果监测的过程一条龙展示，照
Access
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2025-07-05
Xilinx SRIO接口Verilog实现及FIFO封装方案
基于 Xilinx 的 SRIO 接口 Verilog 源码，设计思路比较实用，挺适合做高速通信的开发项目。支持的事务类型也多，像NWRITE、SWRITE、DOORBELL这些都能直接拿来用。嗯，源码是带操作文档的，入门和调试都比较顺畅。
FIFO 封装的顶层接口，用起来蛮方便，不用自己再去折腾复杂的时序，省了不少精力。你要是经常做 SRIO 相关的设计，直接套这个框架挺省事。还有 License 和实测验证的部分，看得出来是项目里跑过的，靠谱。
整个方案对那些搞高速通信、要和器或其他设备打交道的同学还挺友好。尤其是你要搭一套稳定的通信链路，或者对 SRIO 的工作机制还没完全摸清楚，这套资
kafka
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2025-07-02
Verilog代码实现与头部相关的传递函数
使用Verilog和FPGA（Altera DE2-70），实现了与头部相关的传递函数的功能，参考了MIT MediaLab的脉冲响应和Matthew Stapleton提供的Matlab代码。技术应用方面，这一实现探索HRTF在音频处理中的潜力。
Matlab
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2024-08-15
Matlab代码verilog历史项目大学期间的创新实践
在大学期间，我参与了几个项目，虽然代码已丢失，但我保留了项目成果的视频链接。其中，我们与大学合作完成了一款自动创建未知空间2D地图并检测PM2.5数据的自行驾驶汽车。另外，我们使用SLAM技术的Rplidar在未知空间中创建了2D地图。此外，还报告了一个使用verilog的项目。我们还完成了一个检测铜板偏移角度的项目，并与Symtek自动化亚洲公司合作使用PLC控制传感器。与台湾I-Link社区服务协会的合作使我们找到了减少办公楼电费的方法。
Matlab
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2024-08-09
Matlab代码Verilog AWGN 德州LDPC中的噪声添加练习
Matlab代码“awgn.m”用于在整个过程中添加AWGN。通过“readsample.m”从Verilog仿真中读取1000万个样本，并与正态分布进行比较。通过“rom_gen.m”从浮点到硬件生成二进制系数。测试平台“awgntb.v”生成一千万个噪声样本，并将所有样本输出到“samples.txt”以供分析。另一个测试平台“awgntb_err.v”生成100000个样本，并将位错误与Matlab样本进行比较。
Matlab
14
2024-08-17