Verilog HDL 语言的坑还挺多的,是你一不小心就在两个always块里对一个变量动手,编译直接报错。像我最近折腾的多功能数字钟项目,就踩了不少坑。比如少写了个end,编译半天都过不了,后来才发现是begin-end没对上。还好后来用上了 Matlab R2019 的全局优化工具箱,调试效率提升不少。全局优化工具箱挺适合这种多模块、约束条件多的系统优化场景,配置好参数跑一遍,效果还不错。你用 Verilog 做设计时,不妨也试试看,是那些变量太多、逻辑绕的情况,能帮你省不少事。